Блок выравнивания порядков двоичных чисел с плавающей запятой

Таблица 1. Типы микросхем 533 серии

Параметры микросхем 533 серии  указаны в Таблице 2.

4.2   Описание работы блока ВПДЧ с ПЗ по схеме электрической принципиальной.

Схема электрическая принципиальная Э3 блока ВПДЧ с ПЗ представлена на чертеже МТКП.430602.000 Э3.

Сигналом Н.У., поданным на вход R микросхемы (далее МС) DD16, которая является счетчиком Сч2, происходит её обнуление.

По сигналу УС1, подаваемому  на входы С МС DD1, DD2, которые являются регистром Рг1, с шины данных (далее ШД) поступает число Апр=0.10110011.01000, в формате n=14. На входы OE МС DD1, DD2 подается не активный уровень равный 1. С выходов Q0-Q3 МС DD1 порядок рапр=1000 поступает на каждый из входов МС DD6, которая является преобразователем кода ПрК1. На другие входы DD6, каждого из элементов МС, поступает разряд Q4 с МС DD1, который является знаком ра=0. С выходов DD6 порядок раобр=1000 поступает на входы А0-А3 МС DD8, а знак ра=0 поступает с выхода Q4 МС DD1 на вход А0 МС DD9.1.

По сигналу УС2, поданному  на входы С МС DD3, DD4, которые являются регистром Рг2, с ШД поступает число Впр=0.01011110.01111, в формате n=14. На входы OE МС DD3, DD4 подается не активный уровень равный 1. С выхода Q4 МС DD3 знак рВпр=0 поступает на входы микросхемы DD5.1, которая является блоком инверсии знака. С выхода DD5.1 проинверованный рВобр=1 поступает на один из входов каждого из элементов МС DD7, который является преобразователем кода ПрК2. На другие входы DD7 подается рВ=1111 с выходов Q0-Q3 МС DD3. С выходов DD7 рВобр=0000 поступает на входы В0-В3 МС DD8, а проинвертированный знак рВобр=1 поступает на вход В0 МС DD9.1. МС DD8 и DD9 представляют собой пятиразрядный сумматор, построенный из 4-х разрядного сумматора DD8 и одноразрядного сумматора DD9.1. На входы переноса С0 МС DD8 и DD9.1 подается уровень логического 0. С выходов S0-S4 МС DD8 разность порядков рсобр=1000 поступает на вход каждого из элементов МС DD10, являющейся преобразователем кода ПрК3. На другие входы МС DD10 поступает знак рсобр=1 с МС DD9.1. С выходов МС DD10 рспр=0111 поступает на входы X0-X3 МС DD11, являющейся 4-х разрядным компаратором двоичных кодов. На вход Y0-Y2 подается уровень логического 0, а на вход Y3 уровень логической 1, что эквивалентно поданному на входы Y МС DD11 числа 8. Выход X<Y МС DD11 подключается ко входам R МС DD13, DD14 и DD15. МС DD13 и DD14 являются 4-х разрядными универсальными реверсивными регистрами, работающими в режимах хранения и сдвига вправо. Вход DR МС DD13 соединен с выходом Q0 МС DD14, для увеличения разрядности Рг5. МС DD15, являющейся 4-х разрядным универсальным реверсивным счетчиком Сч1, работающем в режиме вычитания. Так как на выходе X<Y МС DD11 будет уровень логической 1, а входы R микросхем DD13, DD14 и DD15 инверсные, то обнуления не происходит. Выходы Q0-Q2 МС DD13 подключены ко входам Q5-Q7 МС DD21. Выход Q3 МС DD13 подключен ко входу D0 МС DD22. Выходы Q0-Q3 МС DD14 подключены ко входам D1-D4 МС DD22. Также выходы Q0-Q3 МС DD13 и DD14 подключены ко входам МС DD17, которая является блоком определения флага Z.

По сигналу УС3, который  поступает на вход С МС DD13, DD14, через блок разделения сигналов МС DD13.1, мантисса Ма=10110011 с выходов Q5-Q7 МС DD1 и Q0-Q4 МС DD2 запишется в регистр Рг5, МС DD13, DD14. В это же время происходит изменение уровня L, поданного на вход L МС DD15, в результате чего рспр=0111 с выходов МС DD10 поступает на входы DI0-DI3 МС DD14, происходит запись рс в счетчик Сч1. Также происходит изменение уровня S1, поданного на входы S1 МС DD13, DD14, для изменения режима работы регистра Рг5 с приема числа на сдвиг вправо. С выходов Q1-Q8 МС DD15 рспр=0111 поступает на входы X0-X3 МС DD18, являющейся 4-х разрядным компаратором двоичных кодов ЦК2. На входы Y0-Y3 МС DD18 поданы уровни логического 0, что эквивалентно числу 0, поданному на входы Y МС DD18 числа 0. При сравнении на выходе X=Y МС DD18 будет уровень логического 0, который поступает на входы МС DD5.4, и на 2 из 4-х входов элементов DD19.1, DD19.2.

Начинается цикл, состоящий  из сигналов УС4, УС5, УС6, УС7. УС4 поступает  на вход МС DD20.1, ко второму входу МС DD20.1 подключен выход МС DD5.4, равный 1. УС4 проходит через DD20.1, и с её выхода через разделитель сигналов МС DD12.1 поступает на входы С МС DD13, DD14, в результате чего происходит сдвиг мантиссы Ма вправо на 1 разряд. После сдвига мантисса Ма будет равна 01011001. Затем следует УС5, который поступает на вход МС DD20.2. На второй вход МС DD20.2 поступает уровень логической 1 с МС DD5.4. С выхода МС DD20.2 УС5 поступает на вход DU МС DD15. Происходит вычитание единицы из рс и разность порядков становится равной 0110. При сравнении рс на МС DD18 с нулем состояние её выхода не изменится и будет равно уровню логического 0. 0 с выхода DD18 поступает на входы МС DD19.1 и DD19.2, вследствие чего поступающие на другие их входы УС6 и УС7 не проходят через DD19.1 и DD19.2. Состояние выхода DD18 не изменилось,   и цикл начинается вновь, продолжаясь до тех пор, пока разность порядков рс в МС DD15 не станет равной 0000. Произойдет 7 циклов сдвига и вычитания, по окончанию которых мантисса Ма в Рг5 станет равна 00000001. Когда после УС5 разность порядков рс обратится в 0000, тогда состояние выхода МС DD18 изменится на уровень логической 1, который поступает на входы МС DD5.4 и DD19.1, DD19.2. Состояние выходов МС DD5.4 изменится на 0 вследствие чего УС4 и УС5, больше не будут проходить через DD20.1 и DD20.2, а сигналы УС6 и УС7 пройдут через DD19.1 и DD19.2.

По УС6, который пройдя через МС DD19.1 поступает на входы С МС DD21…DD24 и МС DD25. МС DD21 и DD22 являются регистром Рг3. На вход D5 МС DD22 подается знак мантиссы Ма=0 с разряда Q5 МС DD2. На входы D0-D4 МС DD22 и D5-D7 МС DD21 поступает мантисса Ма=01011001 с выходов D0-D3 МС DD13 и DD14. В разряды D0-D4 МС DD21 запишется порядок рВ со знаком, равный 01111 с выходов D0-D4 МС DD3. Таким образом число А с нормализованной мантиссой и откорректированным порядком запишется в регистр Рг3. В разряды D0-D7 МС DD23 и D0-D5 МС DD24 запишется число В=0.01011110.01111 с выходов D0-D7 МС DD3 и D0-D5 МС DD4. В МС DD25.1, которая является регистром Рг6, построенным на паре D триггеров,  запишется флаг Z=0 с выхода МС DD26.1. На входы OE МС DD21…DD24 и вход S МС DD25.1 подан не активный уровень равный 1.

Поступает сигнал УС7, который пройдя через МС DD20.2 поступает на вход С МС DD16. МС DD16 является суммирующим счетчиком Сч2, построенным на паре D триггеров. На входы S МС DD16 подается не активный уровень равный 1. Число в счетчике станет равным 01. Выходы МС DD16 подключены ко входам МС DD5.3. Состояние входа DD5.3 изменится с 1 на 0. 0 с выхода МС DD5.3 поступает на входы МС DD19.1 и DD19.2, в результате чего УС6 и УС7 больше не будут проходить через МС DD19.1 и DD19.2. Операция завершена, число Апр=0.00000001.01111 и Впр=0.01011110.01111 выданы на шину выдачи.

X1.1 и X1.2 является разъемом, на который последовательно подаются числа Апр=0.10110011.01000 на контакты 1…14 и Впр=0.01011110.01111 на контакты 1…14. Управляющие сигналы УС1…УС7 на контакты 15…21. Уровень S1 на контакт 24, L на контакт 25, напряжение питания +5В на контакт 23, общая точка на контакт 22, а также сигнал начальной установки на контакт 26. Результаты в виде чисел Апр=0.00000001.01111 и Впр=0.01011110.01111 выводятся на контакты 27…40 и 41…54.