Блок выравнивания порядков двоичных чисел с плавающей запятой

Если выполняется условие  |рс| < 8 то ЦК1 вырабатывает уровень логической ‘1’, который поступает на вход R регистра Рг5. Вход R регистра Рг5 инверсный, поэтому обнуления не происходит. вырабатывается сигнал УС3, который записывает мантиссу Ма в

регистр Рг5 и разность порядков рс  в счетчик Сч1. Разность порядков, находящаяся в счетчике Сч1 поступает в ЦК2, и сравнивается с 0. Пока число в счетчике Сч1 не равно нулю на выходе ЦК2 будет уровень логического ‘0’, который поступает на Блок 2 и Блок 3. Блок 3 срабатывает при уровне логического '0' на выходе ЦК2, поэтому поочередно вырабатываются сигналы УС4 и УС5. УС4 сдвигает мантиссу Ма, находящуюся в регистре Рг5, вправо на 1 разряд. По УС5 вычитается единица из |рс|, находящегося в счетчике Сч1, и значение счетчика опять сравнивается с 0. Так происходит до тех пор, пока значение числа в счетчике Сч1 не станет равно нулю. Когда число в счетчике станет равно нулю, выход ЦК2 изменит свое состояние на ‘1’. Тогда сигналы УС4 и УС5 перестают проходить через Блок 3. Блок 2 срабатывает при уровне логической '1' на выходе ЦК2, сигнал Ус6 проходит через блок, производится запись числа А в регистр Рг3, числа В в регистр Рг4, флага Z в регистр Рг6. Затем по сигналу УС7 в счетчик Сч2 прибавляется единица. Так как раньше в счетчик Сч2 был обнулен начальной установкой, то после сигнала УС7 в счетчике будет 1, состояние Блока 4 изменится, на его выходе будет уровень логического '0', который поступает в Блок 2, вследствие чего сигналы УС6 и УС7 больше не проходят через Блок 2, операция завершена.

После чего происходит выдача результата на шину выдачи 28 бит.

 

 

 

 

 

 

 

 

 

 

3  Выбор и обоснование схемы электрической функциональной блока ВПДЧ с ПЗ.

 

 

В данном разделе производится выбор функциональных узлов с  указанием графических обозначений  узлов блока, его разрядность, а 

так же с указанием, с каких  узлов схемы поступает информация и управляющие сигналы, и к  каким узлам подключены его выходы. Производится синтез и анализ комбинационных узлов проектируемого блока. После  разработки и описания осуществляется построение схемы 

электрической – функциональной на формате А2 и строится временная  диаграмма, описывающая работу блока  в соответствии с теми управляющими и разрешающими сигналами, которые синхронизируют работу всех элементов схемы

 

 

3.1   Выбор функциональных узлов и блоков блока ВПДЧ с ПЗ.

 

 

 

 

 

 

 

 

 

 

        

 

 

Рисунок 7. Регистры приема и хранения операндов А и В.

 

На Рисунке 7 представлены УГО элементов, используемых при  построении параллельных четырнадцатиразрядных  регистров (Рг1, Рг2), служащих для приема и хранения операндов А и В.

 

 

 

 

 

 

 

 

 

 

 

 

Рисунок 8. Регистры приема и выдачи операндов А и В.

 

На Рисунке 8 представлены УГО элементов, используемых при построении параллельных четырнадцатиразрядных регистров (Рг3, Рг4), служащих для приема и хранения операндов А и В.

 

 

 

 

Рисунок 9. Регистр сдвига мантиссы Ма.

 

На Рисунке 9 представлено УГО элемента, используемого при построении сдвигового регистра Рг5.

 

 

 

 

Рисунок 10. Четырехразрядный вычитающий счетчик.

 

На Рисунке 10 представлено УГО элемента, используемого при построении вычитающего счетчика Сч2.

 

Рисунок 11. Двухразрядный суммирующий счетчик.

 

На Рисунке 11 представлено УГО элемента, используемого при построении суммирующего счетчика Сч2.

 

 

 

Рисунок 12. Регистр хранения и выдачи флага Z.

 

На Рисунке 12 представлено УГО элемента, используемого при построении регистра хранения и выдачи флага Z.

 

 

 

Рисунок 13. Сумматор нахождения разности порядков рс.

 

На Рисунке 13 представлено УГО элемента, используемого при построении сумматора См1.

 

 

 

 

 

 

 

 

 

 

Рисунок 14. Цифровые компараторы.

 

На Рисунке 14 представлено УГО элемента, используемого при построении четырехразрядных сумматоров сравнения разности порядков рс с нулем (ЦК2) и восемью (ЦК1).

 

 

 

 

3.2   Синтез и анализ комбинационных узлов блока

ВПДЧ с ПЗ.

 

Блок 1 – блок инверсии знака, предназначен для инверсии знака порядка рс.

 

 

 

 

 

 

 

 

 

 

 

 

 ПрК1, ПрК2, ПрК3 – преобразователи кода.

 

 

Преобразователи кодов служат для перевода порядков ра  и рв  из прямого кода в обратный и разности порядков рс  из обратного кода в прямой.

Если на входе преобразователя  положительное число (w=0), то оно не изменяется, если число отрицательно (w=1), то инвертируются все разряды, исключая знаковый.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Блок 3 – предназначен для выработки УС4' и УС5'

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Блок 2 – предназначен для выработки УС6' УС7'.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Блок 5 – блок определения флага Z.

 

 

 

 

 

 

 

 

 

 

 

 

Блок 4 – блок сравнения числа, находящегося в Сч2 с нулем.

 

 

3.3 Временная диаграмма работы блока выравнивания порядков двоичных чисел с плавающей запятой.

 

 

На Рисунке 15 представлена временная диаграмма работы блока ВПДЧ с ПЗ. По данной временной диаграмме составляются формулы для расчёта времени операции блока.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Рисунок 15. Временная диаграмма работы блока ВПДЧ с ПЗ для правой ветви алгоритма.

 

t1 =τср. Рг1 = τср. DD1