Блок выравнивания порядков двоичных чисел с плавающей запятой

По сигналу УС2, в момент времени t2 происходит запись числа В в прямом коде в регистр Рг2 (DD2). Знак порядка рв поступает в Блок 1 (DD3), где он инвертируется. Проинвертированный знаковый разряд и порядок рв поступают в преобразователь кода ПрК2 (DD8…DD11), где преобразуется в обратный код. Преобразованный порядок поступает на входы В сумматора См1 (D12). Затем полученная разность порядков поступает на ПрК3 (DD13…DD16) и преобразуется из обратного кода в прямой. Разность порядков поступает на входы А цифрового компаратора ЦК1 (DD17), где происходит сравнение с 8.

Если на выходе ЦК1 (DD17) 1, то это означает что разность порядков < 8. Вырабатывается сигнал УС3, который записывает мантиссу Ма в регистр Рг5 (DD18), и разность порядков рс в счетчик Сч1 (DD20). Происходит сравнение рс в ЦК2 (DD22) с нулем. Так как рс не равен 0, то на выходе ЦК2 (DD22) будет 0. 0 с ЦК2 (DD22) поступает на элемент DD26 Блока 3 и на Блок 2 (DD24…DD25). Срабатывает Блок 3 (DD26…DD28). Сигнал УС4, проходит через элемент DD27 Блока 3, который сдвигает мантиссу Ма в регистре Рг5 (DD18), и УС5, который проходит через элемент DD28 Блока 3 вычитая 1 из разности порядков рс в счетчике Сч1 (DD20). Опять происходит сравнение рс с 0 и цикл сдвига, вычитания до тех пор, пока рс не станет равна 0. Когда рс станет равна 0, то состояние выхода ЦК2 (DD22) изменится на 1. Вследствие чего изменится состояние элемента DD26 Блока 3 и Блок 3 перестанет пропускать сигналы, сработает Блок 2 (DD24…DD25). Тогда через элемент DD24 Блока 2 пройдет сигнал УС6, который запишет нормализованную мантиссу Ма и порядок pв в регистр Рг3 (DD29), мантиссу Мв и порядок pв в регистр Рг4 (DD30) и флаг Z в регистр Рг6 (DD31).

Если на выходе ЦК1 (DD17) 0, то это значит что разность порядков > 8. 0 с выхода ЦК1 (DD17) поступает на входы R регистра Рг5 (DD18) и счетчика Сч1 (DD20), сбрасывая их в 0. Происходит сравнение числа в Сч1 (DD20) на ЦК2 (DD22) с нулем. Так как оно равно 0, то на выходе ЦК2 (DD22) будет 1. Блок 3 (DD26…DD28) не срабатывает. Срабатывает Блок 2 (DD24…DD25), проходит сигнал УС6 через элемент DD24 Блока 2, который записывает обнуленную мантиссу Ма и порядок pв в регистр Рг3 (DD29), мантиссу Мв и порядок pв в регистр Рг4 (DD30), и флаг Z в регистр Рг6 (DD31).

Затем через элемент DD25 Блока 2 проходит сигнал УС7, по которому к 0 в Сч2 (DD19) прибавляется единица. Состояние выходов Сч2 (DD19) изменится. Вследствие чего изменится состояние выхода Блока 4 (DD23) с 1 на 0. С выхода Блока 4 (DD23) 0 поступает на входы элементов DD24 и DD25 Блока 2, после чего сигналы УС6 и УС7 больше не проходят через блок. Цикл завершен.

Происходит выдача результатов  операции на шину выдачи.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

4  Выбор и обоснование схемы электрической принципиальной.

 

 

Схема электрическая принципиальная проектируемого блока строится на основании  разработанной функциональной схемы  и заданной серии микросхем. Для  построения схемы электрической  принципиальной каждый элемент и  узел функциональной схемы заменяется  в схеме электрической принципиальной  соответствующей одной или несколькими  реальными микросхемами заданной серии. Каждая микросхема на схеме электрической  принципиальной изображается своим  УГО с указанием номеров выводов  и обозначается буквами DD. Все входные и выходные сигналы, питание оформляются в виде разъема.

Схема электрическая принципиальная проектируемого блока представлена на листе МТКП.430602.000 Э2.

 

 

4.1  Общее описание серии и её особенностей.

 

 

Тип схемотехнической реализации выполняемых функции ТТЛШ.

Типовые параметры:

время задержки распространения 9,5 нс; удельная потребляемая мощность 2 мВт/лэ; работа переключения 19 пДж;

коэффициент разветвления по выходу 20; напряжение питания + 5 В.

Выпускается в металлокерамических (КМ533, К533, М533, 533) стеклокерамических (И533) корпусах с вертикальным и горизонтальным расположением выводов типов DIP (КМ533, М533) и FP (К533, И533, 533).

Отклонение напряжения питания от номинального значения:

для К533, КМ533 ±5%;

для 533, И533, М533 ±10%;

Диапазон рабочих температур:

для И533, КМ533 -45 + + 70 ^OС;

для 533, И533, М533 -60 + +125 ^OС.

 

 

4.2   Особенности реализации функциональных узлов и элементов блока ВПДЧ с ПЗ на выбранных узлах и элементах 533 серии.

 

 

Для реализации параллельных 13–разрядных регистров Рг1, Рг2, Рг3 и Рг4 в схеме электрической  принципиальной используются микросхема типа 533ИР23, представляющая собой 8–разрядный регистр с параллельным вводом. Для  реализации каждого регистра потребуется  две таких микросхемы.

Для построения параллельного 8–разрядного регистра сдвига Рг5 в  схеме используются микросхемы типа 533ИР11 представляющие из себя параллельные 4 разрядные универсальные регистры сдвига. Для реализации потребуется 2 таких микросхемы, соединенные  последовательно. Для управления режимами работы регистра сдвига

во временную диаграмму  введён уровень “S1”, представленный на рисунке 15. Режимы работы регистра Рг5 представлены на рисунке 9.

Рисунок 9. Режимы работы регистра Рг5.

 

Для реализации 5–разрядного  сумматора используются микросхемы типа 533ИМ5, представляющая собой два  полных 1-разрядных сумматора, и 533ИМ6, представляющая собой полный 4–разрядный сумматор с параллельным переносом.

Для реализации 4–разрядных цифровых компараторов Цк1, Цк2 и Цк3 использованы микросхемы типа 533СП1.

Для реализации 4–разрядного  счётчика Сч1 используется микросхема типа 533ИЕ7, представляющая из себя 4–разрядный синхронный реверсивный счётчик. Для  разделения времени записи и вычитания  во временную диаграмму введён уровень  “L”, представленный на рисунке 15.

Для реализации 2-разрядного суммирующего счетчика Сч2 используется микросхема типа 533ТМ2, представляющая собой два D-тригера с установочными входами.

Для реализации регистра хранения флага Z используется микросхема типа 533ТМ2, представляющая собой два D-тригера с установочными входами.

Для реализации цифровых компараторов Цк1 и ЦК2 используется микросхема 533СП1, представляющая собой четырехразрядный компаратор двоичных кодов.

Для реализации блока определения  флага Z используются 2 микросхемы 533ЛЛ1, представляющая собой 4 логических элемента 2или и 1 микросхема 533ЛЕ1. представляющая собой 4 логических элемента    2или-не

Типы микросхем 533 серии  для схемы электрической принципиальной Э3 указаны в таблице 1.