Расчет дешифратора на 5 входов

ГОСУДАРСТВЕННЫЙ КОМИТЕТ РОССИЙСКОЙ ФЕДЕРАЦИИ ПО ВЫСШЕМУ ОБРАЗОВАНИЮ 
 
 

МОСКОВСКИЙ  ГОСУДАРСТВЕННЫЙ  ИНСТИТУТ РАДИОТЕХНИКИ, ЭЛЕКТРОНИКИ И  АВТОМАТИКИ

(ТЕХНИЧЕСКИЙ  УНИВЕРСИТЕТ) 
 
 
 
 
 
 
 
 
 

КУРСОВАЯ  РАБОТА 

по  предмету 

"Схемотехника" 
 
 
 
 

                                            Студент:

                                            Рахмуков В.В.

                                            Руководитель:

                                            

                                            Добронравов О.Е. 
 
 
 
 
 

Москва, 2001 г.

 

Задание на курсовую работу 

Факультет  ВАВТ

Кафедра Вычислительной техники

Студент Рахмуков В.В.

Группа  ВСС 1 - 97

Шифр  971263 
 
 
 
 

Разработать дешифратор

• количество входов   5
• тактовая частота   50 Мгц.
• потребляемая мощность £ 5 Вт.
• температура    18°С
• односторонняя печатная плата

 
 
 
 
 
 
 
 

Студент группы ВСС 1-97  Рахмуков В.В.

Руководитель  проекта  Добронравов О.Е.

 

Содержание 

 

 

1. Анализ существующих структур дешифраторов на пять входов. 

      Дешифратор (decoder) - это комбинационное устройство, преобразующее набор входных переменных в активный сигнал только на одном из его выходов. Максимальное количество выходов дешифратора равно 2ⁿ, где n - число входов.

      Дешифратор  в зависимости  от разрядности входного сигнала и возможностей интегральных схем может  быть выполнен в виде:

одноступенчатого  по линейной схеме  и многоступенчатого по пирамидальной  или матричной схеме.

    Таблица истинности линейного  дешифратора (на 3 входа  и 8 выходов М=2³=8) показана ниже. 

Составляем  систему логических уравнений дешифратора  в конъюнктивной  форме

Y0=X1^*X2^*X3^        Y1=X1^*X2^*X3       Y2=X1^*X2*X3^

Y3=X1^*X2*X3        Y4=X1*X2^*X3^        Y5=X1*X2^*X3

Y6=X1*X2*X3^            Y7=X1*X2*X3

 

Преобразуем систему логических уравнений дешифратора  в дизъюнктивную  форму по правилу  де Моргана

Y0=(X1^*X2^*X3^)^^=(X1+X2+X3)^

Y1=(X1^*X2^*X3)^^= (X1+X2+X3^)^

Y2=(X1^*X2*X3^)^^= (X1+X2^+X3)^

Y3=(X1^*X2*X3)^^= (X1+X2^+X3^)^

и т. д.  

Ниже  приведена схема  дешифратора, построенная  по системе логических уравнений в конъюнктивной  форме. Сначала получаем инверсии всех переменных при помощи инверторов U7, U8, U9, U10, а затем составляем конъюнкцию, например U2 = A^*B^*C^*D^ согласно уравнению Y0, затем Y1 и.т.д. На схеме рис. 1.1 указаны 5 таких конъюнкций.

 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 

Рис. 1.1 Функциональная схема дешифратора и шифратора.

 

Временная диаграмма дешифратора, позволяющая оценить его  корректное функционирование приведена ниже.

 

 
 
 
 
 
 
 
 
 
 
 
 
 
 
 

Рис. 1.2 Временная диаграмма дешифратора. 

Линейный (одноступенчатый) дешифратор имеет наибольшее быстродействие, но его реализация при  значительной разрядности  входного слова требует применения логических элементов с большим числом входов и, кроме того, сопровождается большой нагрузкой на источники входных сигналов. Следовательно, при наличии микросхем малоразрядных дешифраторов, любой необходимый дешифратор может быть построен по многоступенчатой пирамидальной схеме. При этом входное слово делится на поля, разрядность которых соответствует числу входов малоразрядного дешифратора.

      Например, 6 разрядное слово  может быть разбито  на два трех разрядные  подслова: старшее (3 старших разряда), младшее (3 младших разряда). Таким образом, каскадируя по пирамидальной схеме три трехразрядные микросхемы (см. рис. 1.3), можно построить необходимый 6 разрядный дешифратор.

        
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 

      Рис. 1.3 Пирамидальный дешифратор. 
 

      Для управления работой микросхем используются управляющие входы E0BAR, E1BAR, подача сигнала 0 на которые активизирует работу микросхемы. Выходные сигналы снимаются либо с первой, либо со второй ступени дешифратора. Матричный дешифратор, в отличии от пирамидального строится на основе двух микросхем (см. рис. 1.4): микросхемы горизонталей и микросхемы вертикалей. В узлах матричной сетки устанавливаются дополнительные вентили (схемы И), с которых снимаются выходные сигналы.

 

      

        
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 

      Рис. 1.4 Матричный дешифратор.

        
 

 

2. Разработка структурной и функциональной схемы и выбор системы элементов.

2.1. Разработка структурной схемы проектируемого узла.

Данная  структурная схема  представляет собой  устройство которое  при поступлении  входного кода на вход (DI0-DI1) устройства возбуждает один из выходов (0-31), номер которого соответствует двоичному набору на входе, при этом остальные выходы находятся в невозбужденном состоянии.

2.2. Разработка функциональной схемы

Рассмотрим  возможные решения  при разработке дешифратора

Дешифратор  можно построить  на элементах низкой степени интеграции (см. рисунок 2.1) , такая схема дешифратора может быть получена из схемы демультиплексора при исключении из нее информационного входа и использовании адресующих входов в качестве информационных. Эта схема является одноступенчатой. Работа полностью соответствует записанной иыше системе функций. Например, если на вход подан набор 00...0, то только на входах элемента F1 появится совпадение единиц и, следовательно, только f1 будет иметь единичное значение. Аналогично этому подача на вход любого набора входных переменных приведет к возбуждению выходной цепи, номер которой выражается данным набором.

рисунок 2.1

Подобная  схема имеет высокое  быстродействие но её реализация при значительной разрядности входного слова затруднена, поскольку требует применения логических элементов с большим числом входов (равным п+1 для вариантов со стробированием по выходу) и сопровождается большой нагрузкой на источники входных сигналов. Обычно одноступенчатыми выполняются дешифраторы на небольшое число входов, определяемое возможностями элементов применяемой серии микросхем.

Возможность выполнения дешифраторов в одном корпусе ИМС ограничивается большим числом внешних выводов, главную часть которых составляют информационные выходы. Дешифратор на пять входов имеет не менее 40 внешних выводов (5 входов, 32 выхода, вход стробирования, цепи питания и общей точки), если инверсии аргументов вырабатываются внутри схемы дешифратора.

  Учитывая эти факторы  рассмотрим схемы  дешифратора на  пять входов выполненые  на элементах средней  степени интеграции.

Схема построенная на дешифраторе  ИД3 (4 входа-16 выходов)

рисунок 2.2

Дешифратор  типа ИД3 - полный, имеет  четыре адресных входа# 1,2,4,8, два входа стробирования  Е1,Е2 и шестнадцать  выходов 0-15. Если на обоих входах стробирования  уровни логического  0, то на том из выходов, номер которого соответствует значению двоичного входного кода, будет уровень логического 0, на остальных выходах - логической 1. Если хотя бы на одном из входов стробирования уровень логической 1, то независимо от состояний входов на всех выходах ИС формируется 1. Увеличить разрядность дешифратора можно, используя входы стробирования. Так, на рис.94б приведена схема пятиразрядного дешифратора. Старший разряд используется в этом случае для выбора ИС дешифратора.

Схема построенная на дешифраторе ИД7 (3 входа-8 выходов)

рисунок 2.3

Дешифратор  ИД7 имеет трёхвходовой логический элемент  разрешения, что позволяет, соединив паралельно четыре микросхемы, получить дешифратор с 32 выходами который  состоит из четырёх  микросхем и одного инвертора. Дешифрация происходит, когда на входах напряжение низкого уровня, а на входе Е3 высокого. При других сочетаниях уровней на входах разрешения на всех выходах имеются напряжения высокого уровня. Состояния дешифратора ИД7  показаны в таблице 2.2