Оценка энергопотребле-ния логических схем с использованием их VHDL моделей

 

           В данной разработке одним из главных критериев модернизации оценки энергопотребления является программа, которая автоматизированно преобразует структурные VHDL описания схем, в описания, пригодные для оценки энергопотребления. Программа преобразует VHDL файл, с добавлением  в него декларации GENERIC. Далее в файле собираются сведения о выходных сигналах, точнее о их количестве, и вносятся в в виде параметров в команду GENERIC. За счет этого  мы экономим как время, так и продуктивность. Алгоритм работы программы можно увидеть на рис 1.

 

          Очень часто устройства проектируются не только как изделия с наперед заданными свойствами, но и для возможности их применения в различных приложениях, требующих однотипных преобразований.

          Есть два основных пути создания программ, описывающих множество модулей с идентичными функциями, иначе — перестраиваемых модулей:

   - использование параметров  настройки (GENERIC);

   - разработка нескольких  архитектурных тел, подчиненных  общему ENTITY, иными словами, имеющих одинаковую алгоритмическую сущность при различии способа описания или способа реализации.

          Модуль, содержащий декларацию параметров настройки (GENERIC), называют параметризованным. Фактическое значение задается в списке соответствий оператора вхождения.

         

 

 

 

Рис. 1      Алгоритм преобразования структурных VHDL описаний схем.

 

 

 

5. ПОДСЧЕТ ЧИСЛА ПЕРЕКЛЮЧЕНИЙ С НУЛЕВЫМИ ИЕДИНИЧНЫМИЗАДЕРЖКАМИ ЭЛЕМЕНТОВ СХЕМЫ

 

Подсчет числа переключений с нулевымизадержками.

Найдем значения переключательных активностей элементов схемы на основе логического моделирования, упрощенно считая, что на входах каждого элемента схемы значения сигналов будет изменяться не более одного раза – это соответствует предположению о нулевых задержках выходных сигналов элементов библиотеки.

Первое предположение  значительно ускоряет подсчет числа переключений транзисторов, составляющих логические элементы, так как не ведет к временному моделированию логической схемы, при котором, очевидно, значения внутренних сигналов схемы могут многократно изменяться в пределах одного такта моделирования, соответствующего одному набору значений входных сигналов схемы. Второе предположение позволяет не увеличить  число моделируемых элементов, из которых состоит схема. Заметим, что при моделировании с единичными временными задержками базовых элементов сложные элементы и триггеры рассматриваются как композиции базовых элементов, в этом случае число моделируемых элементов схемы значительно возрастает.

Топологическая сортировка позволяет задать правильный порядок вычисления значений промежуточных сигналов, который гарантирует однократное и корректное вычисление значений всех моделируемых промежуточных и выходных сигналов комбинационной схемы. В рассматриваемом примере номер i (i =1,…,10) в имени ddi логического элемента является номером элемента после топологической сортировки, при этом вершины графа  соответствуют логическим элементам схемы.

Для подсчета числа переключений транзисторов была разработана специальная программа Switch [4], использующая алгоритм топологической сортировки (ранжирования вершин ориентированного графа), описанный в [5]. Логическая схема в этой программе представляется на языке SF [6], близком к уровню RTL языка VHDL [7]. Программа в качестве исходных данных получает SF-описания комбинационных схем из библиотечных элементов и тестовую последовательность входных наборов. В результате своей работы программа находит полную, среднюю и максимальную переключательные активности схемы, что может быть использовано в процессе синтеза логической схемы, характеризующейся сниженным энергопотреблением.

 

 

 

 

 

Подсчет числа переключений с единичными задержками.

В данном подходе при подсчете переключательных активностей элементов схемы полагается, что все логические элементы имеют одинаковую задержку, выбранную равной 1 ns. Подсчет числа переключений транзисторов осуществлялся с помощью моделирования поведения схемы, представленной на языке VHDL. Каждый элемент схемы, изображенной на рис. 4, имеет средство (VHDL-процесс) для подсчета числа переключившихся транзисторов в этом элементе при условии, что изменился хотя бы один входной сигнал элемента. Для этого функциональнаяVHDL-модель элемента снабжается дополнительным выходом z, значение которого задает число переключившихся транзисторов в данном сеансе моделирования.

В функциональной VHDL-модели базового элемента NA4 (и всех других базовых элементов) полагается, что изменение значения (0 на 1, 1 на 0) входного сигнала влечет переключение двух транзисторов, а с помощью атрибута A’delayed(1 ns) вычисляется значение, которое имел сигнал A одну наносекунду назад относительно текущего времени моделирования. Заметим, что подсчет числа переключений осуществляется с помощью функции sum, написанной для логического элемента с многими входами, для двухвходовых элементов можно обойтись более простыми средствами.

При использовании VHDL-описаний логических схем нахождение переключательных активностей можно осуществлять как для комбинационных схем, так и для схем, содержащих элементы памяти – триггеры, при этом триггеры рассматриваются в виде подсетей из базовых логических элементов.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

6. Оценка энергопотребления на основе логического моделирования с нулевыми и единичными задержками логических элементов.

 

Оценка энергопотребления на основе логического моделирования с единичными задержками логических элементов.

В процессе эксперимента с помощью программы Switch были найдены значения

полных переключательных активностей для SF-представлений логических схем. Среднее потребление тока (в наноамперах – нА) на переключение одного транзистора (параметр ) для конкретной схемы подсчитывалось по формуле

 

(нА).

 

Оценка энергопотребления на основе логического моделирования с единичными задержками логических элементов. Все логические схемы сначала были представлены в виде структурных описаний на языке VHDL, затем преобразованы к виду, требуемому для проведения подсчета полной переключательной активности, и промоделированы в системе моделирования ModelSim [9]. В результате были найдены значения интегральных переключательных активностей. Среднее потребление тока (нА) на переключение одного транзистора (параметр ) для конкретной схемы подсчитывалось по формуле

 

(нА).

 

 

 

 

 

 

 

 

 

 

 

 

 

ЗАКЛЮЧЕНИЕ

 

Использование логического моделирования позволяет провести подсчет числа переключений транзисторов в комбинационных схемах КМОП СБИС, с достаточной точностью и быстро предсказывать средние значения потребляемого схемами тока, что значительно сокращает время оценки вариантов логических схем на этапе синтеза проекта. Однако для выбранного заключительного варианта логической схемы точную оценку энергопотребления схемы рекомендуется получать все же с помощью трудоемкого схемотехнического моделирования [1]. 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Приложения:

 

 

Инвертор

N

СХЕМА ЭЛЕКТРИЧЕСКАЯ ПРИНЦИПИАЛЬНАЯ

Логический элемент «4и–не»

NA4

СХЕМА ЭЛЕКТРИЧЕСКАЯ ПРИНЦИПИАЛЬНАЯ

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Список использованных источников

 

1. Аналоговые интегральные схемы: справочник / Булычев А.Л., Галкин В.И., Прохоренко В.А. – Мн.: Беларусь, 1985.

2.  Рабаи Ж. М., Чандракасан А., Николич Б.  Цифровые интегральные схемы, 2-е издание.: Пер. с англ. – М.: ООО «И.Д. Вильямс», 2007. – 912 с.

3. Грэсь Т., Соловьев В.В., Булатова  И.Р. Моделирование потребления мощности в элементах цифровых устройств. // Автометрия. – 2009. – Т. 45,  № 2. – C. 105 – 114.

4. Бибило П.Н.  Синтез комбинационных ПЛМ-структур для СБИС. - Минск: Наука и техника, 1992. – 232 с.

5. Кириенко Н.А. Алгоритм логического моделирования комбинационной схемы из библиотечных элементов. // Танаевские чтения: доклады Четвертой Междунар. науч. конф., Минск, 2010 г. – Минск: ОИПИ НАН Беларуси, 2010. – С. 68 – 71.

6. Торопов Н.Р. Преобразование многоярусной  комбинационной сети в двухъярусную. //Логическое проектирование. – 2000. – Вып. 5 – С. 4 – 14.

7. Система “CustomLogic” автоматизированного проектирования управляющей логики заказных цифровых СБИС / П.Н. Бибило, И.В Василькова, С.Н.Кардаш и др. // Микроэлектроника. – 2004. – Т. 32. –  № 5. – С. 379 – 398.

8. Суворова Е.А., Шейнин Ю.Е. Проектирование цифровых систем на VHDL. – СПб.: БХВ-Петербург, 2003. – 576 с.

 9. Berkeley PLA test set [Electronic resource]. – Mode of access:  http://www1.cs.columbia.edu/~cs4861/sis/espresso-examples/. – Date of access: 03.05.2006.

10. Бибило П.Н. Cистемы проектирования интегральных схем на основе языка VHDL. StateCAD, ModelSim, LeonardoSpectrum. -  М.: СОЛОН-Пресс, 2005. – 384 с.

11. Закревский А.Д. Минимизация перебора ориентированных пар. // Танаевские чтения: доклады Четвертой Междунар. науч. конф., Минск, 29 – 30 марта 2010 г. / ОИПИ НАН Беларуси. – Минск, 2010. – – С. 58–62.