Автор работы: Пользователь скрыл имя, 18 Декабря 2012 в 14:14, доклад
SPI - популярный интерфейс для последовательного обмена данными между микросхемами. Главным составным блоком интерфейса SPI является обычный сдвиговый регистр, сигналы синхронизации и ввода/вывода битового потока которого и образуют интерфейсные сигналы. Таким образом, протокол SPI правильнее назвать не протоколом передачи данных, а протоколом обмена данными между двумя сдвиговыми регистрами, каждый из которых одновременно выполняет и функцию приемника, и функцию передатчика
ДОПОЛНИТЕЛЬНЫЕ СВЕДЕНИЯ
SPI - популярный интерфейс
для последовательного обмена
данными между микросхемами. Главным
составным блоком интерфейса SPI является
обычный сдвиговый регистр,
MOSI- данные от ведущего, MISO – наоборот.
Интерфейс RS-232-C был разработан для простого применения, однозначно определяемого по его названию "Интерфейс между терминальным оборудованием и связным оборудованием с обменом по последовательному двоичному коду". Каждое слово в названии значимое, оно определяет интерфейс между терминалом (DTE) и модемом (DCE) по передаче последовательных данных.
Асинхронный последовательный порт SCI (serial communication interface) обеспечивает стандартный асинхронный формат приема/передачи данных с одним стартовым и одним стоповым битом, восемью информационными битами и возможностью пересылки 9-го (контрольного) бита (рис. 1).
Рис. 1. Формат данных SCI
Код NRZ (Non Return to Zero – без возврата к нулю) – это простейший код, представляющий собой обычный цифровой сигнал. Логическому нулю соответствует высокий уровень напряжения в кабеле, логической единице – низкий уровень напряжения (или наоборот, что не принципиально)
Дуплексный режим - передача данных в 1 или 2 направлениях
К слайду второму.
Введение.
Напомню, что основной чертой задач цифровой обработки сигналов является поточный характер обработки больших объемов данных в реальном масштабе времени, требующий от технических средств высокой производительности и возможности интенсивного обмена с внешними устройствами. Это достигается в настоящее время благодаря специфической архитектуре Процессоров Цифровой Обработки Сигналов, называемой базовой архитектурой ПЦОС.
Базовая архитектура ПЦОС - это совокупность характерных особенностей процессора, направленная на повышение его производительности и отличающая ПЦОС от микросхем других типов.
Она обусловлена:
-применением
модифицированной гарвардской
-широкому использованием конвейерного режима работы;
-наличием
специализированного
-наличием
специальных команд для
-реализацией короткого командного цикла.
Модифицированная
гарвардская архитектура допуск
К слайду третьему.
Под интерфейсом понимают
различные программные и
К слайду четвертому.
ПАМЯТЬ
Общая характеристика памяти сигнальных процессоров
У процессора ADSP-2181 имеются четыре отдельные области памяти: область внутренней и внешней памяти программ, внутренней и внешней памяти данных, внешней памяти с байтовой организацией (байтовой памяти) и памяти ввода/вывода.
К слайду пятому.
На обращение к соответствующей области внешней памяти указывают сигналы PMS, DMS, BMS и IOMS (линия сверху означает низкий активный уровень сигнала). В одном внешнем ЗУ может быть создана также составная память, включающая несколько областей. Они задаются разрядами CMSSEL регистра выбора составной памяти DM(0x3FE6). На обращение к такой памяти указывает сигнал на выводе CMS. Внутренняя память программ и данных связаны с внутренними раздельными для каждой памяти шинами адресов и данных PMA, DMA, PMD, DMD, а внешняя память - с внешними общими для них шинами адреса ADDR13-0 и данных DATA23-0. Старшие 8 бит 24-разрядной шины данных D23-16 используются в качестве дополнительных линий адреса байтовой памяти объемом до 4 Mбайт.
При обращении к внешней памяти генерируются циклы ожидания, число которых задается программно. На направление передачи указывают сигналы RD - чтения памяти и WR - записи в память. Обычно линии PMS, DMS, BMS, IOMSCMS или обобщенно xMS соединяются с выводом CEили CS кристалла памяти (кристалл доступен), линия RD - с выводом OE (разрешение выхода памяти), а линия WR - с выводом WE (запись в память разрешена). При обращении к внутренней памяти все внешние сигналы управления памятью имеют высокий уровень.
Особенность интерфейса памяти процессора ADSP-2181 заключается в наличии внешней оверлейной памяти программ и данных (в которой несколько областей с одним адресом, из которых в каждый момент доступна только одна из областей), памяти с байтовой организацией, управляемой через порт прямого побайтового доступа к ней (BDMA), порта прямого доступа к внутренней памяти IDMA, поддерживающего интерфейс с хост-машиной, а также специальной (отдельной) области памяти ввода/вывода.
К слайду шестому.
Интерфейс памяти программ
Процессор ADSP-21 81 имеет доступ к 16Килослов внутренней памяти программ и к двум сегментам по 8Кслов внешней оверлейной памяти разрядностью 24 бита. Число состояний ожидания при обращении к внешней памяти программ задается разрядами PWAIT регистра управления системой (DM(0x3FFF)). Вывод MMAP позволяет выбирать одну из двух возможных конфигураций памяти программ. Состояние этого вывода влияет также на необходимость повторной загрузки внутренней памяти после снятия сигнала RESET. Регистр выбора оверлейной памяти программ PMOVLAI определяет выбор и положение сегментов этой памяти в карте памяти программ процессора. Этот регистр может быть записан и считан программно по его имени, например: PMOVLAI = 2; PMOVLAI = DM(0x1234); и т. д.
К слайду седьмому.
При значении MMAP = 0 и различных значениях PMOVLAI адресное пространство памяти программ распределяется следующим образом:
адреса 0х0000-0х1 FFF - 8К слов внутренней памяти;
адреса 0х2000-0х3FFF - 8К слов внутренней памяти при PMOVLAI=0,
или 8К слов внешней памяти, сегмент 1 при PMOVLAI=1 , или 8К слов внешней памяти, сегмент 2 при PMOVLAI=2.
Вторая конфигурация памяти программ соответствует значениям
MMAP=1 и PMOVLAI=0:
адреса 0х0000-0х1 FFF - 8К слов внешней памяти, сегмент 1; адреса 0х2000-0х3FFF - 8К слов внутренней памяти. Первый сегмент оверлейной памяти выбирается при нулевом значении бита А13 шины адреса, второй - при значении А13 = 1.
К слайду восьмому.
Интерфейс памяти данных
Процессор ADSP-2181 имеет доступ к 16К внутренней памяти данных и двум сегментам по 8К внешней оверлейной памяти разрядностью 1 6 бит. Число состояний ожидания при обращении к внешней памяти данных указывается в разрядах DWAIT регистра управления состояниями ожидания DM(0x3FFE). C помощью регистра DMOVLAI могут быть заданы следующие конфигурации памяти данных процессора:
адреса 0х0000-0х1 FFF - 8К слов внутренней памяти при DMOVLAI=0, или 8К слов внешней памяти, сегмент 1 при DMOVLAI=1 , A13=0, или 8К слов внешней памяти, сегмент 2 при DMOVLAI=2, A13=1 ;
адреса 0х2000-0х3FDF - 8160 слов внутренней памяти;
адреса 0х2000-0х3FDF - 32 регистра управления, отображенные в карте памяти.
Регистр DMOVLAI может быть записан и считан по его имени.
К слайду девятому.
Интерфейс области памяти ввода/вывода
Отдельная область памяти ввода/вывода состоит из 2048 ячеек, разделенных на 4 фрагмента с программируемыми состояниями ожидания (четыре группы разрядов IOWAIT0-3 регистра управления DM(0x3FFE)). Адресация этой области осуществляется линиями шины адреса А10-0, данные передаются по линиям шины данных D23-8 (16 бит). Через эту область памяти можно подключать к процессору различные параллельные внешние устройства, например, АЦП и ЦАП.
Интерфейс памяти с байтовой организацией
Область байтовой памяти позволяет хранить и адресовать до 4 Мбайт кода программы или данных. Она разбита на 256 страниц (выбираемых линиями шины данных D23-16), содержащих каждая по 16 8-разрядных килослов, адресуемых по линиям А13-0 шины адреса. Для чтения и записи в данную область памяти используются 4 формата данных: разрядностью 24 бита, 16 бит и 8 бит с выравниванием по самому старшему или самому младшему биту. Данные в байтовую память передаются по линиям шины данных D15-8. В качестве байтовой памяти может быть использовано ППЗУ с зашитым в нем с помощью PROMсплиттера (программатора ППЗУ) кодом программы.
В отличие от памяти начальной загрузки других процессоров доступ к байтовой памяти осуществляется через двунаправленный порт прямого побайтового доступа к памяти BDMA.
Порт прямого побайтового доступа к памяти BDMA
Порт BDMA позволяет передавать коды программ и данные между внутренней памятью программ и данных и памятью с байтовой организацией в фоновом режиме, т. е. одновременно с выполнением процессором команд программы с потерей ("кражей") только одного цикла процессора за переданное слово.
Порт BDMA имеет ряд программно доступных регистров.
Регистры BIAD(DM(0x3FE1)) и BEAD(DM(0x3FE2)) указывают 14-разрядный начальный адрес соответственно внутренней памяти и внешней памяти для передачи через порт BDMA.
Регистр (DM(0x3FE3), управляющий портом, содержит поля: BTYPE-формат передаваемых данных (24, 16 и два 8-битных формата); BDIR-направление передачи (чтение/запись); BCR- разрешение выполнения программы во время работы порта (1) или запрет с перезапуском по завершении передачи (0); ВMPAGE - считываемая/записываемая через порт страница (одна из 256).
Регистр-счетчик BWCOUNTпозволя
Группа разрядов BMWAITрегистра DM(0x3FE6) задает число состояний ожидания байтовой памяти.
Загрузка памяти через порт BDMA после перезапуска процессора осуществляется при уровнях на выводах MMAP=0 и BMODE=0. При этом в регистр BWCOUNT автоматически загружается значение 32 (десятичное), указывающее процессору загрузить первые 32 слова (ячейки) внутренней памяти программ из области байтовой памяти и начать выполнение программы с нулевого адреса. Эти первые 32 слова представляют собой подпрограмму - загрузчик. Под управлением ее процессор продолжит загрузку исполняемой программы через порт BDMA, пока она не будет загружена полностью.
Порт прямого доступа к внутренней памяти IDMA
Порт IDMA - это параллельный порт ввода/вывода, позволяющий хост-машине осуществлять запись/считывание внутренней памяти без участия процессора с непроизводительной потерей одного цикла процессора на каждое передаваемое слово. Порт может быть использован и для начальной загрузки памяти при перезапуске процессора, также как и порт BDMA и внешняя оверлейная память программ.
Порт IDMA имеет выводы IS - выбора порта, IRD - чтения, IWR -записи и IAL - фиксации адреса, передаваемого по совмещенной шине адреса/данных IAD1 5-0. Этот адрес (IDMAA) записывается в регистр DM(0X3FE0). Бит 14 этого регистра указывает на тип адресуемой памяти -
PMилиDM.
По сигналам IS и IRD процессор выводит содержимое адресуемой ячейки внутренней памяти на шину данных порта.
По сигналам IS и IWR входное слово с шины данных порта записывается в адресуемую ячейку внутренней памяти.
При чтении/записи 24-разрядной памяти программ вначале по шине данных порта передаются старшие 1 6 бит 24-разрядного слова, а затем по линиям AD7-0 - младшие 8 бит. Старшие 8 бит шины при этом обнуляются при чтении или игнорируются при записи.
Линия подтверждения прямого доступа к внутренней памяти IACK, управляемая процессором, указывает устройству (хост-машине), что порт IDMA готов к передаче очередного слова (IACK=0) в асинхронном режиме. Передача через порт IDMA начинается с проверки хост-машиной состояния этой линии. При IACK=0 хост-машина выставляет сигналы IS, IAL и начальный адрес памяти. Затем под управлением сигналов IS, IRD или IS, IWR следуют циклы чтения/записи внутренней памяти с автоматическим приращением ее адреса и преключением сигнала IACK из нуля в единицу и обратно. В каждом цикле передачи осуществляется проверка состояния сигнала IACK. Переход IACK в нулевое состояние означает, что возможна передача следующего слова через порт IDMA. Такой цикл чтения/записи через порт IDMA называется долгим. Возможен также короткий цикл чтения/записи, завершающийся по единичному уровню сигнала IACK с последующим переключением его в нуль после завершения цикла.
Сигнальный процессор также может сам установить начальный адрес и вид памяти назначения.
Для начальной загрузки памяти через порт IDMA необходимо презапустить процессор, выставив сигнал RESET, установить значения MMAP=0, BMODE=1, снять сигнал RESET, загрузить вутреннюю память программ, как описано выше (кроме ячейки PM(0x0000)), записать код в ячейку памяти PM(0x0000), после чего последует автоматическое выполнение программы.
Область памяти ввода/вывода процессора ADSP-2181
В процессоре ADSP-2181, вместо отображения в карте памяти устройств ввода/вывода, используется, в отличие от остальных процессоров семейства ADSP-2100, специальная область памяти ввода/вывода. Эта область состоит из 2048 ячеек, разделенных на четыре фрагмента с программируемыми состояниями ожидания. Число состояний ожидания при обращении к каждому фрагменту памяти ввода/вывода задается четырьмя группами разрядов (IOWAIT0-3) в регистре управления состояниями ожидания процессора ADSP-2181