Шпаргалка по "Цифровому устройству"

  Нулевое состояние всех триггеров принимается  за нулевое состояние счетчика в  целом. Остальные состояния нумеруются по числу поступивших входных импульсов.

  Когда число входных импульсов N_вх> К_сч, при N_вх=К_сч происходит переполнение, после чего счетчик возвращается в нулевое состояние и повторяет цикл работы. Коэффициент счета, таким образом, характеризует количество входных импульсов, необходимое для выполнения одного цикла и возвращения в исходное состояние.

  Цифровые  счетчики классифицируются следующим  образом:

по коэффициенту (модулю) счета: двоичные, двоично-десятичные (декадные) или с другим основанием счета;

по направлению счета: суммирующие, вычитающие, реверсивные;

по способу  организации внутренних связей: с  последовательным переносом, с параллельным переносом, с комбинированным переносом, кольцевые.

  Функциональная  схема простейшего двоичного  трехразрядного цифрового счетчика импульсов приведена на рис. 1а. Счетчик состоит из трех последовательно соединенных Т-триггеров, имеющих вход для установки в состояние 0. На рис. 1б показаны временные диаграммы счетчика. Таблица 1 иллюстрирует состояние триггеров. Если в исходном положении все триггеры были в состоянии 0, то по окончании первого входного импульса триггер Т₁ перейдет в состояние 1 (х₀=1). По окончании второго входного импульса триггер Т₁ переходит в состояние 0 (х₀=0). По окончании второго входного импульса триггер Т₂ переходит в состояние 1 (х₁=1) и т. д. После восьмого входного импульса все триггеры переходят в состояние 0 и счет повторяется.

  Из  таблицы 1 видно, что состояние триггеров  отражает число поступивших на вход счетчика импульсов в двоичной системе счисления (двоичном коде). Общее число возможных состояний N_сч счетчика определяют числом триггеров m: N_сч=2^m. В нашем случае m=3, N_сч= 2³=8. 
 
 
 

  Таблица 1. Таблица переходов двоичного  счетчика. 

 

  Условное обозначение счетчика по схеме рис. 1а приведено на рис. 1в. Символом счетчика на схемах служат буквы СТ (от англ. counter - счетчик). Если требуется, после символа проставляют число, характеризующее модуль счета (например, 2 или 10). На рис. 1в СТ2 означает двоичный счетчик, выводы 1, 2, 4 - обозначения двоичных разрядов 2⁰=1, 2¹=2, 2²=4), соответствующих выходам х₀, х₁, х₂ схемы рис. 1а, С₁ - счетный вход; R - установка нуля.

  Для получения счетчика, работающего  в другом коде, применяют обратные связи. Введением дополнительных логических связей - обратных к прямым - двоичные счетчики могут быть обращены в недвоичные, для которых К_сч ¹ 2. Наибольшее распространение получили десятичные (декадные) счетчики, работающие с привычными К_сч = 10. Десятичный счет осуществляется в двоично-десятичном коде (двоичный по коду счета, десятичный по числу состояний).

  Десятичные  счетчики организуются из четырехразрядных двоичных счетчиков. Избыточные шесть  состояний исключаются введением  дополнительных связей.

  вопрос 14

  Рассмотренные счетчики выполняют операцию суммирования числа импульсов, поступающих на вход, поэтому их называют суммирующими. В суммирующем счетчике каждый входной импульс увеличивает число, записанное в счетчик, на единицу. Перенос информации из одного разряда в другой, более высокий, имеет место, когда происходит смена состояний с 1 на 0.

  Вычитающий  счетчик действует обратным образом: двоичное число, хранящееся в счетчике, с каждым поступающим импульсом  уменьшается на единицу. Переполнение вычитающего счетчика происходит после достижения им нулевого состояния. Перенос из младшего разряда в старший здесь имеет место при смене состояния младшего разряда с 0 на 1. Реверсивный счетчик может работать в качестве суммирующего и вычитающего. Эти счетчики имеют дополнительные входы для задания направления счета. Режим работы определяется управляющими сигналами на этих входах.

  Счетчики  с последовательным переносом представляют собой цепочку триггеров, в которых  импульсы, подлежащие счету, поступают  на вход первого триггера, а сигнал переноса передается последовательно от одного разряда к другому.

  Счетчики  с параллельным переносом состоят  из синхронных триггеров. Счетные импульсы передаются одновременно на все тактовые входы, а каждый из триггеров цепочки  служит по отношению к последующим только источником информационных сигналов. Срабатывание триггеров параллельного счетчика происходит синхронно, и задержка переключения всего счетчика равна задержке для одного триггера. Счетчики с параллельным переносом широко применяются в быстродействующих устройствах.

  Цифровые  счетчики импульсов выполняют в  виде интегральных микросхем. В серии К155, например, это счетчики К155ИЕ2, К155ИЕ4, К155ИЕ5 и др. Суммирующие счетчики - делители с последовательным переносом типа К155ИЕ2, К155ИЕ4 и К155ИЕ5 близки по логическим структурам и принципу действия. Они состоят из четырех одинаковых JК-триггеров, используемых в зависимости от внутренней структуры микросхемы по прямому назначению либо как Т-триггеры.

  Кроме суммирующих широко применяются  реверсивные счетчики на микросхемах К155ИЕ6 и К155ИЕ7, у которых в зависимости от режима работы содержимое счетчика или увеличивается на единицу (режим сложения), или уменьшается на единицу (режим вычитания) после прихода очередного счетного импульса.

  Интегральные микросхемы К155ИЕ6 и К155ИЕ7 (рис. 8а)- реверсивные счетчики с предварительной записью первый из них - двоично-десятичный, второй - четырехразрядный двоичный, оба они работают в коде 1-2-4-8.

ВОПРОС 19 

 

Полусумматоры

Простейшим суммирующим  элементом является полусумматор. Он имеет два входа (рис. 1) X1 и X2 для двух слагаемых и два выхода : S (сумма) и Р (перенос).

Обозначением  полусумматора служат буквы HS (half sum - полусумма), работу прибора        отображает таблица истинности (табл. 1).

Таблица 1. Таблица истинности полусумматора.

Два одноразрядных  числа при сложении в двоичной системе счисления дают применительно  к суммирующим устройствам такие  результаты (рис. 2).

Полный сумматор

Процедуру сложения двух n-разрядных двоичных чисел  можно представить следующим  образом (рис. 3б).

Сложение цифр A1 и B2 младшего разряда дает бит суммы S1 и бит переноса Р1. В следующем (втором) разряде происходит сложение цифр Р1, А2, и В2, которое формирует сумму S2 и перенос Р2. Операция длится, пока не будет сложена каждая пара цифр во всех разрядах. Результатом сложения будет число S=PnSn...S₁, где Рn и Si отображают 1 или 0, полученные в результате поразрядного сложения.

Полусумматор  имеет два входа и пригоден поэтому для использования только в младшем разряде. Устройство для суммирования двух многоразрядных чисел должно иметь, начиная со второго разряда, три входа: два для слагаемых X1 и X2 и один для сигнала переноса Р_i-1 c предыдущего разряда. Этот узел - сумматор можно представить как объединение двух полусумматоров (рис. 3в).

Операция вычитания  обратная операции сложения. Вычитание  одного двоичного числа из другого  в двоичной системе подобно вычитанию  в десятичной системе (рис. 6).

Последний столбец  характеризует вычитание с займом для вычитания 1 из 0 из соседнего  старшего разряда занимается 1. Эта  занимаемая 1 равна двум 1 данного  разряда. Заем производится для тех  разрядов, где вычитаемое больше уменьшаемого. 

ВОПРОС 20

На рис. 5 показана схема, поясняющая принцип действия n-разрядного параллельного сумматора с последовательным переносом. Число сумматоров здесь равно числу разрядов. Выход переноса Р каждого сумматора соединен со входом переноса следующего, более старшего разряда. На входе переноса сумматора первого разряда установлен нулевой потенциал, поскольку сигнал переноса сюда не поступает. Слагаемые Ai и Bi складываются во всех разрядах одновременно, а перенос Р поступает с окончанием операции сложения в предыдущем разряде.

ВОПРОС 21

Запоминающие  устройства (ЗУ) предназначены для записи, хранения и выдачи информации в ЭВМ. Они позволяют сохранять (фиксировать) данные, промежуточные вычисления, константы, коды команд. Фиксация предполагает запись информации в ЗУ, после чего она там хранится, а при необходимости по запросам извлекается или считывается, т.е. осуществляется чтение ЗУ. Сохраняемая в ЗУ информация кодируется в 2 СС одинарными, двойными, счетверенными словами или байтами. Каждый байт содержит 8 бит. Бит – наименьшая емкость двоичной памяти, способной хранить только «0» или «1». В слове можно разместить 2 байта, двойное слово содержит 4 байта, счетверенное – 8 байт. Все ЗУ разбивается на отдельные ячейки. Каждая ячейка имеет возможность (доступ) осуществлять запись, хранение и считывание информации величиной, равной ее разрядности, за одно обращение.

По способам поиска информации различают адресные и ассоциативные ЗУ. В адресных ЗУ каждая ячейка имеет свой номер  – адрес, по которому осуществляется обращение к ней. В ассоциативных ЗУ поиск ячейки ведется по некоторым закодированным признакам – запросам, т.е. «по содержанию». Таким признаком может быть, например, содержание части разрядов любой ячейки, передаваемой в ЗУ как ключ для обнаружения тех ячеек, где он имеется   Адресные ЗУ для поиска одной искомой ячейки используют дешифраторы. Ассоциативные осуществляют поиск по всему массиву ЗУ схемами сравнения.

Основными параметрами ЗУ является емкость, быстродействие и стоимость. Емкость ЗУ выражается в битах, байтах, килобайтах (Кб), мегабайтах (Мб), гигабайтах (Гб) и терабайтах (Тб). Быстродействие ЗУ определяется временем считывания данных в цикле чтения  t_ЦЧ и временем передачи в цикле записи t_ЦЗ. В общем виде t_ЦЧ, t_ЦЗ можно вычислить по формулам:

t_ЦЗ = t_П + t_С + t_З;

t_ЦЧ = t_П + t_Ч + t_Р,

где t_П – время, затрачиваемое в ЗУ на поиск ячейки;

t_С – время стирания предыдущей информации, если она может исказить записываемую;

t_З – время записи данных в ячейку;

t_Ч – время извлечения информации на ШД;

t_Р – время регенерации данных (подзарядка конденсаторов в DRAM).

Быстродействие  ЗУ измеряется в наносекундах (1нс = 10-9 с), микросекундах (1мкс = 10-6 с) или  миллисекундах (1мс = 10-3 с).

 Стоимость ЗУ (С) чаще всего оценивается приведенной стоимостью (С_П), которая определяется из выражения:

С_п = С / V (руб/бит).

Оперативные запоминающие устройства

Для построения ОЗУ большой емкости используются элементы статической или динамической памяти, которые строятся на простейших элементах транзисторно-транзисторной  логики (ТТЛ), инжекционной логики (И²Л),  эмиттерносвязной логики (ЭСЛ) и других технологий .

В основе динамических ОЗУ (DRAM) используется заряд межэлектродных конденсаторов C_ij емкостью менее 0.1 пФ и током заряда менее 10^-10 А.

Статическая оперативная  память (SRAM) строится на быстродействующих биполярных транзисторах, например, двухэмиттерных транзисторах TTL