Разработка генератора последовательности двоичных слов

 

информационных входов, необходимые  для осуществления перехода в  момент синхронизации (таблица 3).

                                      Таблица 3

Переход	JK-триггер		D-триггер
Qn→Qn+1	J	K	D
0→0	0	×	0
0→1	1	×	1
1→0	×	1	0
1→1	×	0	1

 

Задача синтеза состоит в  определении оптимальной логической структуры комбинационной схемы (КС), которая отвечает за подготовку совокупности логических состояний входов триггеров в текущем такте, которая определяет выходное слово в следующем такте. Количество триггеров равно разрядности двоичных чисел, т.е. пяти. Синтез выполняется с составления таблицы истинности (переключений) устройства, которая дополняется столбцами для функций возбуждения триггеров (для информационных входов J и K каждого триггера) (таблица 4).

 

          Таблица 4

Выходы триггеров					Информационные входы  триггеров
X4	X3	X2	X1	X0	J4	K4	J3	K3	J2	K2	J1	K1	J0	K0
0	0	0	0	0	0	×	0	×	1	×	1	×	1	×
0	0	1	1	1	1	×	1	×	×	0	×	1	×	1
1	1	1	0	0	×	1	×	0	×	0	0	×	1	×
0	1	1	0	1	1	×	×	1	×	0	1	×	×	0
1	0	1	1	1	×	1	1	×	×	1	×	1	×	0
0	1	0	0	1	1	×	×	0	0	×	0	×	×	0
1	1	0	0	1	×	1	×	0	0	×	1	×	×	0
0	1	0	1	1	1	×	×	0	0	×	×	0	×	1
1	1	0	1	0	×	1	×	0	0	×	×	1	0	×
0	1	0	0	0	0	×	×	1	0	×	0	×	0	×

 

Далее заполним карту Карно для  каждой функции J₄...J₀, K₄...K₀ и проведем минимизацию (рисунок 8).

 

Рисунок 8 - Минимизация функций  возбуждения JK-триггера

Получаем функции возбуждения  триггеров в МДНФ:

 

Функциональная схема КС представлена на рисунке 9. Работа устройства начинается с подачи тактового сигнала, и  комбинации на выходе зависят только от комбинаций, сформированных в предшествующем такте.

Рисунок 9 - Вариант функциональной схемы генератора двоичных чисел на основе JK-триггера

 

Совершенно так же может  быть синтезирована функциональная схема устройства на основе D-триггеров. С помощью таблицы истинности (таблица 5), которая содержит аргументы X₄…X₀, являющиеся выходами триггера и функции возбуждения D₄…D₀, заполняем карты Карно и находим МДНФ (рисунок 10).

                                              Таблица 5

Выходы триггеров					Информационные входы  триггеров
X4	X3	X2	X1	X0	D4	D3	D2	D1	D0
0	0	0	0	0	0	0	1	1	1
0	0	1	1	1	1	1	1	0	0
1	1	1	0	0	0	1	1	0	1
0	1	1	0	1	1	0	1	1	1
1	0	1	1	1	0	1	0	0	1
0	1	0	0	1	1	1	0	0	1
1	1	0	0	1	0	1	0	1	1
0	1	0	1	1	1	1	0	1	0
1	1	0	1	0	0	1	0	0	0
0	1	0	0	0	0	0	0	0	0

 

Рисунок 10 - Минимизация  функций возбуждения D-триггера

 

Объединяя клетки в картах Карно, получаем функции:

Функциональная  схема КС представлена на рисунке 11. Работа устройства начинается с подачи тактового сигнала, и комбинации на выходе зависят только от комбинаций, сформированных в предшествующем такте.

Рисунок 11- Вариант функциональной схемы генератора двоичных чисел  на основе D-триггера

 

Заметим, что КС, синтезированная  для автомата на основе D-триггеров, пригодна и для варианта автомата на основе многоразрядного параллельного регистра. В этом случае КС функции возбуждения D₄…D₀ будут на входе регистра, а на выходе комбинация X_4…X₀ , соединенная обратной связью с КС[2].

 

2.2 Разработка блока  контроля сбоев

БКС служит в устройстве для того, чтобы при появлении незапланированной комбинации на выходе ГК остановить его работу. Составляемая функция будет истинной на незапланированных комбинациях аргументов. Заполним карту Карно и проведём минимизацию функции (рисунок 12).

 

Рисунок 12  - Минимизация функции  БКС

Объединение клеток дает МДНФ:

Построим функциональную схему  БКС на логических элементах И, ИЛИ, НЕ (рисунок 13).

 

Рисунок 13 - Функциональная схема БКС на логических элементах

Рассмотрим синтез БКС на мультиплексоре 16→1. Для этого разобьём таблицу истинности функции Y_сб на группы по паре строк и дополним её столбцом, в котором для каждой группы определим отношение между функцией и аргументом X₀. Полагая комбинации аргументов X₄ , X₃ , X₂ , X₁ значениями адресных кодов

 

мультиплексора, осуществим подключение  информационных входов согласно отношению Y_сб (X₀)(таблица 6).

   Таблица 6

X4	X3	X2	X1	X0	Yсб	Yсб(X0)
0	0	0	0	0	0	X0
0	0	0	0	1	1
0	0	0	1	0	1	1
0	0	0	1	1	1
0	0	1	0	0	1	1
0	0	1	0	1	1
0	0	1	1	0	1
0	0	1	1	1	0
0	1	0	0	0	0	0
0	1	0	0	1	0
0	1	0	1	0	1
0	1	0	1	1	0
0	1	1	0	0	1
0	1	1	0	1	0
0	1	1	1	0	1	1
0	1	1	1	1	1
1	0	0	0	0	1	1
1	0	0	0	1	1
1	0	0	1	0	1	1
1	0	0	1	1	1
1	0	1	0	0	1	1
1	0	1	0	1	1
1	0	1	1	0	1
1	0	1	1	1	0
1	1	0	0	0	1
1	1	0	0	1	0
1	1	0	1	0	0	X0
1	1	0	1	1	1
1	1	1	0	0	0	X0
1	1	1	0	1	1
1	1	1	1	0	1	1
1	1	1	1	1	1

 

 

Построим  функциональную схему БКС на мультиплексоре 16→1(рисунок 14).

 

Рисунок 14 - Функциональная схема БКС на мультиплексоре 16→1

Проведём синтез БКС на ПЛМ, используя  ранее полученное выражение МДНФ:

 (рисунок 15).

Рисунок 15 - Функциональная схема БКС на ПЛМ

 

2.3 Разработка блока вычитания

Блок вычитания (БВ) в  разрабатываемом устройстве находит  разность между числом, сформированным в предшествующем такте, которое  хранится в регистре (РГ), и незапланированной комбинацией. Вычитание заменяется сложением с отрицательным числом в дополнительном коде. Дополнительный код отрицательного числа получается поразрядной инверсией и прибавлением 1 к младшему разряду. Дополнительный код положительного числа равен его прямому коду. Схема вычитателя представлена на рисунке 16.

Рисунок 16 –  Функциональная схема блока вычитания

На входы А0…А4 поступает комбинация из регистра, который сохраняет предыдущую комбинацию. После поразрядного инвертирования незапланированной комбинации, которая поступает на входы В0…В4, происходит суммирование и прибавление 1 к младшему разряду суммы, т.е. разность выражается в дополнительном коде.

 

2.4 Разработка преобразователя кодов

Преобразователь кодов выводит  разность без учёта знака в  прямом коде. Так как алгоритм преобразования из дополнительного кода в прямой аналогичен алгоритму преобразования из прямого кода в дополнительный (для отрицательных чисел), то удобно схему преобразователя реализовать на базе сумматора-вычитателя. Элементы ИСКЛЮЧАЮЩЕЕ ИЛИ инвертируют или пропускают без изменения сигналы S0…S4 в зависимости от сигнала переноса С блока вычитания. То есть если полученное число из БВ с переносом (число положительное),  то инвертирования не происходит и число, складываясь с нулем, не изменяется. Если полученное число из БВ без переноса (число отрицательное), то происходит поразрядное инвертирование комбинации, после чего к ней прибавляется 1. Для преобразования переноса используется инвертор. На выходе имеем разность R0…R4 в прямом коде без учета знака. Схема преобразователя кодов представлена на рисунке 17.

 

Рисунок 17 – Функциональная схема преобразователя кодов

 

2.5 Разработка блока сравнения

Блок сравнения сравнивает полученную разность с преобразователя кодов с числом 6. Функция блока сравнения будет истинна, если значение аргумента больше 6. Заполним карту Карно и проведём минимизацию функции (рисунок 18).

Рисунок 18 –  Минимизация функции блока сравнения

Получаем МДНФ функции:

Функциональная схема на логических элементах И, ИЛИ, НЕ изображена на рисунке 19.

Рисунок 19 – Функциональная схема блока сравнения на логических элементах

С помощью полученного  ранее выражения построим функциональную схему блока сравнения на ПЛМ (рисунок 20).

 

Рисунок 20 – Функциональная схема блока сравнения на ПЛМ

 

 

2.6 Сравнительный анализ и выбор варианта функциональной схемы

Заключительным этапом разработки функциональной схемы является сравнение  возможных вариантов ее исполнения с целью выявления оптимального варианта. Критерием сравнения на данном этапе, когда еще нет  данных по электрическим характеристикам и потребляемой мощности, служит функциональная сложность, которая может быть оценена количеством необходимых условных корпусов ИС средней интеграции. При оценке следует исходить из ориентировочного количества элементов в одном корпусе: 6 инверторов, 4  двухвходовых логических элемента, 3 - трехвходовых, 2 - четырехвходовых, 1 - восьмивходовой, 2 триггера, 1 четырехразрядный сумматор, счетчик импульсов или регистр, 1 ПЗУ или ПЛМ. Составим таблицу (таблица 7), в которую занесем характеристику каждого блока устройства и его варианты исполнения.

 

Таблица 7

Блок устройства	Вариант исполнения	Элементы исполнения	Количество элементов	Количество корпусов
ГК	На логических элементах и счетчике	Счетчик	1	9
		И	10
		ИЛИ	5
		НЕ	4
	На мультиплексорах  и счетчике	Счетчик	1	7
		НЕ	1
		Мультиплексор	5
	На дешифраторе  и счетчике	Счетчик	1	6
		Дешифратор	1
		ИЛИ	5
	На ПЛМ и  счетчике	Счетчик	1	2
		ПЛМ	1
	На D-триггере	D-триггер	5	9
		И	10
		ИЛИ	4
	На JK-триггере	JK-триггер	5	7
		И	4
		ИЛИ	4
БКС	На логических элементах	И	9	7
		ИЛИ	1
		НЕ	5
	На ПЛМ	ПЛМ	1	1
	На мультиплексоре	Мультиплексор	1	2
		НЕ	1
БВ	На логических элементах и сумматорах	Сумматор	2	3
		НЕ	5
ПК	На логических элементах и сумматорах	Сумматор	2	5
		НЕ	1
БС	На ПЛМ	ПЛМ	1	1
	На логических элементах	И	1	2
		ИЛИ	1