АСК может быть выполнена на основе серийно  выпускаемой микроЭВМ с собственной памятью данных, либо специализированная микроЭВМ, которая дополняется блоком ОЗУ, где хранятся информационные массивы, участвующие в обработке. Тип микропроцессорных схем и конкретные характеристики проектируемой системы накладывают особенности на структуру процессора.

     Интерфейсные  блоки - устройства ввода и устройство вывода ориентируются на стандартную форму обмена информацией по магистрали. В накопителе полученная информация сохраняется длительное время, а  на регистраторе документируется. Пульт управления и контроля необходим  для  задания  режима  работы  АСК,   оперативного  контроля хода измерений и, при необходимости, вмешательства в процедуру обработки информации.

     Таймер  синхронизирует работу всей системы, и  его сигналы могут служить метками реального времени.

     Количество  устройств ввода-вывода в вычислителе  может быть различным. Их присутствие в микроЭВМ обязательно, так как при их отсутствии отпадает необходимость в самом вычислителе. Для обмена информацией между микроЭВМ и устройствами ввода-вывода также необходимо адресовываться к ним и посылать управляющие коды по шинам [6]. 

     2.2 Информационно-измерительная  вычислительная система.

      Простые информационно-измерительные  системы (ИИС) предназначаются для  сбора и регистрации информации без какого либо её сжатия. Их отличает несложная структура, большая избыточность регистрируемой информации и, как следствие, невысокое быстродействие. Введение вычислительного устройства в состав ИИС качественно изменяет возможности такой системы [6]. 

Рис.2  ИИВС с микропроцессорным блоком обработки данных на основе БИС КМ 1810 ВМ 86. 
 
 
 

Наряду с элементами предварительной обработки поступающей  информации появляется возможность её экстраполяции. Область применения таких ИИВС расширяется до устройств управления технологическими процессами производства. Во многом новые функции ИИВС определяются характеристиками вычислительного устройства ,введённого в состав ИИС. Экономически такие системы целесообразно строить с использованием серийно выпускаемых микро-ЭВМ. Но не во всех случаях применение серийных  микро-ЭВМ допустимо, в частности, по диапазону рабочих температур и др. Тогда разработчики вынуждены проектировать специализированные вычислительные устройства на основе однокристальных микропроцессоров [6]. 

     2.3 Информационно-вычислительная  система обработки  данных.

Рис. 3 Информационно-вычислительной системы обработки  данных. 

      Структурная схема информационно-вычислительной системы обработки данных приведена  на рисунке. Устройство содержит микроконтроллер, ПЗУ - предназначено для хранения команд программы, ОЗУ для накопления и хранения информации, 12 функциональную клавиатуру для оперативного управление работой системы, устройство ввода аналогового сигнала, устройства ввода релейного сигнала, устройство ввода/вывода для вывода результатов на печать и индикация для отображения результатов.

        Устройство ввода  аналогового  сигнала имеет восемь входов, как и устройство релейного входа., где аналоговый сигнал преобразуется в цифровой код, в режиме DMA, и выставляется на ШД. Сигналы  ША фиксируется в регистре адреса по сигналу АLЕ. Далее эти данные записываются в ячейку памяти ОЗУ для накопления и хранения информации. После обработки информации выводится на цифровое табло собранное на семисегментных индикаторах. Дешифратор адреса дешифрирует адрес, поступающий с регистра адреса и выставляет сигналы выбора для соответствующего блока.  

     На  основании выше рассмотренного и  согласно техническому заданию на курсовой проект целесообразно выбрать структурную  схему, представленную на рисунке 3. В ней имеется набор устройств для построения данной системы ввода релейных и аналоговых сигналов в соответствии с заданием на проектирование. В предложенной схеме должен быть доработан процессорный модуль и индикация, в плане сходства с данными на курсовой проект.

     По  рассчитанным  данным выбираем микроконтроллер  INTEL 8086-1. Обоснование выбора – адресное пространство 1МБ, что вполне достаточно для реализации заданных функций, а также подходит по рассчитанной частоте процессора.

     Структурная схема, переработанная в соответствии с заданием, представлена в графической части на формате А2. 

3. Техническое проектирование

3.1. Выбор элементов  схемы

3.1.1. Расчёт разрядности  АЦП.

 

     При вводе аналогового сигнала, его  представление в дискретную форму, проводится с учётом требуемого интервала дискретизации, определяемого теоремой Котельникова. Величина  t определяет временной интервал только для одного сигнала.

           Точность представления  входной информации системы отображения  должна быть не хуже 0,01 %, рассчитаем разрядность АЦП.

     

     

    где n-число разрядов АЦП.

       

    где N - количество аналоговых сигналов на входе,

    f_в - верхняя гармоника сигнала, Гц.

    f_в=10∙f

    f_в=10∙5000=50000 Гц,

    

    Так как процессор распределяет свой ресурс между 3 процессами: преобразование в АЦП, запись в процессор, запись в память, то

Δt_АЦП = 5/3 = 1,66 мкс (время преобразования АЦП не более 1,66 мкс).

f_АЦП = 1/1,66 мкс =  602 КГц 

     По  техническому заданию требуемая  точность составляет ±0,01%, откуда следует, что 15 разрядов вполне хватит, чтобы  удовлетворить точности преобразования. Выберем АЦП AD976.

3.1.3.Расчёт  разрядности и  частоты процессора.

     Основанием  для выбора процессора берём разрядность  АЦП, равную 15-ти и время ввода  в процессор. Выбираем 16-ти разрядный  процессор, так как это ближайшее  большее из стандартного ряда.

     Время ввода в процессор берём равным времени преобразования АЦП (не более 1,66 мкс), а тактовую частоту процессора определяем из условия, что

     t_cpu =10*t_такт

     t_такт = 1,66 мкс/10=0,16 мкс

     f_{такт.генер.} = 1/0,16*10^-6 = 6,25 М Гц 

     Далее выбираем тактовую частоту с запасом, по формуле  

     f_такт.= f_{такт.генер.}* К_зап., где

     К_зап. – коэффициент запаса, равный 1,3÷2,0.

     f_такт.= 6,25*1,6=10 М Гц

     Получается, что процессор должен иметь частоту 10 М Гц.

     Из  разрядности и тактовой частоты  выбираем микропроцессор INTEL 8086-1? Который отвечает заданным параметрам.

3.2. Описание структурной  схемы.

      Рис. 4 Структурная  схема 

     Структурная схема устройства ввода релейных и аналоговых сигналов, приведена  в графической части курсового  проекта. Устройство содержит: микропроцессор, ПЗУ для хранения команд, ОЗУ для накопления и хранения информации, устройства ввода релейных  и аналоговых сигналов, интерфейс RS232, и устройства вывода информации на дисплей.

     МП  система  имеет 16 аналоговых входов, которые по средствам мультиплексора перебираются и подаются на АЦП, где формируется сигнал готовности и преобразованные  сигналы выставляется на шину данных. Эти данные сохраняются в ОЗУ для дальнейшей обработки. У МП системы имеется  4 входа релейных сигналов, которые формируют прерывание и сохраняются в  память.  Результаты обработки данных выставляются на дисплее. Система имеет связь с внешними ЭВМ по средствам интерфейса RS-232.  Для задания и изменения режима работы системы присутствует клавиатура.

3.3. Карта адресного  пространства.

 

Процессорный  блок обеспечивает преобразование полученной информации, управление режимами работы периферийных устройств, инициализацию всего устройства после подачи питания. Микропроцессор 8086  имеет 16-и разрядную шину данных и 20-и разрядную шину адреса, что позволяет адресовать до 1М байт памяти. Для сокращения числа выводов 16 разрядов адреса и данных

объединены  в мультиплексированную шину адресов/данных. В первой части каждого машинного цикла выводы AD0-AD15 используются для вывода младших 16 разрядов шины адреса, а во второй - служат выводами двунаправленной шины данных. Для фиксации адреса имеется вывод строба адреса ALE.

     Для данного МП существует два адресных пространства — адресное пространство памяти и адресное пространство периферийных устройств. Эти пространства не перекрываются, т. к. при обращении к памяти и периферийным устройствам используются различные сигналы — MEMR, MEMW, IORD, IOWR соответственно, поэтому могут рассматриваться независимо.Сигналы MEMR, MEMW, IORD, IOWR формируются из сигналов микропроцессора M/I0, RD и WR

     Адрес, с которым оперирует процессор  и который содержится в одном  из регистров общего назначения или  регистров указателей называется эффективным адресом или смещением. Адрес, который выводится на шину адреса для обращения к реальной ячейке памяти, называется физическим адресом и имеет разрядность 20 бит, что позволяет адресовать до 1 Мбайт. Физический адрес выводимый на шину адреса при обращении к памяти, образуется сложением эффективного адреса и содержимого сегментного регистра, называемого сегментным адресом, умноженным на 16, т.е. сдвинутым на четыре разряда влево. 

       

     Рис. 5 Схема образования  физического адреса. 
 
 

     После сброса процессор начинает выполнение программы с адреса  FFFF0, т.е. в сегментный регистр кода CS заносится FFFF, а в указатель команд IP значение 0000. Таким образом, стартовое ПЗУ расположено на старших адресах памяти.  

     Таблица1                        Таблица2

Адресное  пространство памяти                   Адресное пространство УВВ 

 

                                    
 
 
 
 
 
 
 
 

      3.4. Описание функциональной схемы устройства. 

В данной работе разрабатывается микропроцессорная  система с минимальной конфигурацией, что предполагает использование управляющих сигналов, формируемых непосредственно на выводах микропроцессора Intel 8086. Структурная схема процессорного блока системы представлена на рисунке 6.

 
 
 
 
 
 
 
 
 
 
 
 
 
 

Рисунок 6. - Процессорный блок. 

Микропроцессор  обеспечивает выполнение программы  хранящейся в модуле памяти, формирует  адреса и сигналы управления для  обращения к определенным ячейкам памяти модуля памяти, и отдельным элементам системы, таким как порты ввода/вывода. Для разделения (демультиплексирования) шины адреса/данных, буферирования шины адреса и шины данных, а так же для усиления сигналов применяются буферные регистры(БР) и шинные формирователи(ШФ). Микропроцессор для управления БР и ШФ формирует сигналы DEN, DT/R и ALE. С помощью сигналов M/I0, WR, RD и дешифратора формируются сигналы управления MEMR, MEMW, IORD и IOWR.

      Формируемый процессором адрес A19-0 имеет 20 разрядов, таким образом, объем адресуемой памяти составляет 1 Мбайт.

     Генератор тактовых импульсов (ГТИ) обеспечивает формирование тактовых сигналов для модулей микропроцессора и внешних устройств.

         Память состоит из ПЗУ и ОЗУ, разделенных на младший и старший банки. Расположение памяти в физическом адресном пространстве задается дешифратором DC, вырабатывающим сигналы выбора ОЗУ или ПЗУ. При обращении к ОЗУ младший или старший банки выбираются сигналами ВНЕ или А0 в соответствии с логикой обращения к памяти процессора. Так как при чтении слова программы процессор всегда считывает слово по четному адресу, то для обращения к ПЗУ сигналы ВНЕ и А0 не используются.