Разработка преобразователя А-ЦП

3. ВЫБОР И ОБОСНОВАНИЕ  СХЕМЫ ЭЛЕКТРИЧЕСКОЙ  ПРИНЦИПИАЛЬНОЙ

    Широтно-цифровой преобразователь связан с шиной  данных процессора через буфер DD32, DD33, DD34. Буфер позволяет выводить на восьмиразрядную шину данных последовательно восемь старших и два младших разряда выходного кода Ш-ЦП. Вход буфера образует десятиразрядную внутреннюю шину данных Ш-ЦП. Внутренняя шина данных подключена к выходам двух буферных запоминающих устройств (ЗУ) DD22 – DD24 и DD27 – DD29 объёмом шестнадцать десятиразрядных слов каждое. В каждом ЗУ хранится одна выборка по шестнадцати каналам преобразователя. Два ЗУ обеспечивают хранение чётных и нечётных выборок. Во время работы одно ЗУ открыто для записи результатов нового преобразования, второе доступно процессору для чтения кодов предыдущей выборки, затем доступность ЗУ изменяется  на противоположную.

    Четыре  адресных выхода ЗУ подключены к внутренней шине адреса   Ш-ЦП, связанной с шиной адреса (разряды А0-А3) процессора через буфер DD26. Через этот буфер процессор имеет произвольный доступ к выборке, хранимой в ЗУ, по любому каналу преобразования.

    Базовый адрес Ш-ЦП в адресном пространстве процессора определяется дешифратором DD30, DD31, DD14.3 – DD14.6.

    Ш-ЦП занимает адреса:

    40960 – 40975 – старший байт кода;

    40976 – 40991 – младшие два разряда кода.

    Обращение к старшему байту кода или к младшим двум разрядам определяется сигналом А4 на шине адреса процессора.

    Для переключения ЗУ, обеспечения приоритета процессов записи / чтения и коммутации внутренних шин адреса, служит логика записи / чтения.

    Логика содержит следующие компоненты:

    DD6.3, DD6.4 для управления сигналами записи (WR1 и WR2) ЗУ при приёме нового кода. Вентили управляются с триггера DD15.2, определяющего чётную и нечётную выборку. Запись производится с одновибратора DD7 по сигналу;

    DD16 определяет выбор ЗУ как при записи, так и при чтении данных. Процедура чтения от процессора во избежании конфликтов на внутренней шине имеет приоритет;

    DD21 совместно с DD10.4 и DD10.5 производят выбор старшего байта или младших двух разрядных данных (сигналы МЛ и СГ). Сигналы с вентилей открывают соответствующие буферы DD32, DD33 или DD34 на шину данных процессора в зависимости от сигнала на A4;

    DD10.6 производит переключение буферов DD25, DD26 внутренней шины при выборе процессором Ш-ЦП для чтения данных (при высоком потенциале на выходе DD14.5).

    Синхронизация работы Ш-ЦП производится сигналом 10 МГц с шины управления. Для создания сихнронизации сигнал частотой 10 МГц проходит через делитель частоты DD17 – DD19, где делится в 2¹¹ раз.

    Выходная частота делителя является тактовой частотой БПУ, то есть частотой переключения каналов. Номер текущего канала преобразователя подсчитывается и хранится в счётчике DD20. Номер канала определяет адрес выборки в ОЗУ, поэтому выход счётчика DD20 через буфер DD25 подключён к внутренней шине адреса ОЗУ.

    Логика синхронизации создаёт последовательность сихнроимпульсов для блока предварительного усиления и, кроме того, синхронизирует последовательность опроса каналов с тактом 5 мс прерывания процессора.

    DD9 выделяет одно из состояний счётчика номера канала DD20, условно принятое за нулевое. Нулевой сигнал на выходе DD9 через инвертор DD13.1 отрывает вентиль DD12.2. Вентиль DD12.2 подмешивает к синхронизирующей последовательности импульс со входа DD20 длительностью равной половине длительности преобразования канала. Эта смесь с выхода DD6.2 через транизстор VT1 поступает на БПУ.

    Сигнал такта прерывания процессора с периодом 5 мс от таймера ТГИ-2 поступает на триггер DD15. Триггер DD15.2 работает в счётном режиме и подсчитывает чётные / нечётные выборки.

    Триггер DD15.1 типа RS определяет начало и конец преобразования шестнадцати каналов. Сигнал с тактом 5 мс с выхода инвертора DD10.2 сбрасывает DD15.1 в нулевое состояние. Выходной сигнал DD15.1 разрешает подсчёт номеров каналов DD20 с начального состояния «15».

    После завершения  преобразования шестнадцати каналов на выходе DD11.2 устанавливает в единичное состояние DD15.1, который вновь записывает в счётчик DD20 число «15» (единицы по входам D1-D8). В этом состоянии схема находится до нового сигнала прерывания с тактом 5 мс.

    Триггер DD8.2 производит строб входной логики во время преобраования шестнадцати каналов.

    От блока предварительных усилителей на входную логику Ш-ЦП получает шестнадцать ШИМ-послыок. Каждая из посылок приниматеся синхронным D-триггером DD8.1. Выходной сигнал триггера разрешает прохождение через вентили DD12.1 импульсов частотой 10 МГц на рабочий счётчик DD1 – DD3. Длительность сигнала с триггера равна ШИМ-посылке. Число импульсов за ШИМ-посылку фиксируется в рабочем счётчике.

    Счётчик DD1 – DD3 двенадцатиразрядный, однако для преобразования используется только десять разрядов. Младший разряд счётчика обычно содержит ошибку преобразования и поэтому не используется. Сброс счётчика в нуль производится синхросмесью с DD8.2, подаваемой на БПУ. Одновибраторы DD7 формируют задежанный строб включения распределителя DD4. Выходы D0 – D9 рабочего счётчика являются источниками выходного кода Ш-ЦП. Они связаны со входами буферных ЗУ, а также со входами ЦАП (DD5, DA1). ЦАП преобразует входной десятиразрядный код в аналоговый сигнал последовательно по каждому каналу. Выходной сигнал ЦАП имеет вид ряда трапеций. Во время подсчёта импульсов ШИМ-посылок рабочим счётчиком, выходное напряжение ЦАП нарастает, затем следует плоская вершина, и, наконец, при сбросе счётчика в нуль выходной сигнал ЦАП также приводится к нулю. Во время плоской вершины трапеции выходной код счётчика и ЦАП имеют истинное значение. В это время по стробу с DD7 выходной сигнал ЦАП через распределитель DD4 записывается в одно из шестнадцати устройств выборки-хранения DA2-DA9. Номер устройства выборки-хранения определяется номером канала со счётчика DD20.

    Сигналом с DD7 производится запись кода со счётчика в буферное ОЗУ, откуда может быть считано процессором.

    Выходы устройств выборки-хранения подключены по входам блока аналоговой обработки БАО и аналоговому выходу БДП.