Проектирование процессора ЭВМ с архитектурой IA-32

 

    X – контроль бесконечности

    RC – контроль округления

    PC -  контроль точности

    Маски исключений

     - точность

     - Underflow

     - переполнение

     - деление на 0(нет)

     - денормализованный операнд

    -  неверная операция

    2.4.4 TAG Register

    Регистр отражает содержимое регистров стека FPU.

    TAG значения

    00 — используемый

    01 — 0

    10 — NaN, неподдерживаемый формат, бесконечность или денормализованный

    11 — пустой

    Регистры, предусмотренные архитектурой IA-32:

    1) восемь 32-разрядных регистров общего  назначения (РОН): EAX,

    EBX, ECX, EDX, ESI, EDI, EBP, ESP;

    2) шесть 16-разрядных сегментных  регистров CS, SS, DS, ES, FS,

    GS;

    3) 32-разрядный указатель команд EIP;

    4) 32-разрядный регистр флагов EFLAGS;

    5) восемь 80-разрядных регистров данных R0-R7 для чисел с плавающей точкой, организованных в виде кольцевого  стека;

    6) 16-разрядные регистры блока с  плавающей точкой: регистр тэгов

    TW, регистры управления FPCR и состояния  FPSR;

    7) 32-разрядный системный регистр  CR0.

    2.4.5 Регистры БОД 

          БОД БФТ содержит 16 – 32-х разрядных регистров, 8 из них РОНы, 6 – сегментные и 2 рабочих регистра – РгЛОП (регистр, куда извлекается левый операнд из памяти) и РгП ( регистр для правого операнда). Для упрощения понимания алгоритма сложения чисел с ПТ (команда FIADD) внесём синонимы рабочих регистров БФТ. Р1р ( порядок числа из ST) , РСМр  (порядок числа из памяти)-  это РгП.

 

    Таблица 2.3 – Регистры БФТ

 

    БОД БПТ содержит 16 – 64-х разрядных  регистров. Все они являются рабочими.

    Таблица 2.4 – Регистры БПТ

    Также в регистровую модель входят EFLAGS, CCП(CR0), EIP(CчАК), с разрядностью по 32 бита.

    Дополнительно к регистровой памяти относятся  РгК, буферный регистр РгБ, РгЧтОП, РгЗпОП. Отдельно размёщены стековые регистры ST, также TR, SR, TR.

    2.5 Виды адресации

    В архитектуре IA-32 определен большой и гибкий набор режимов адресации, используемых для доступа к отдельным элементам и областям памяти. Как минимум один операнд из двух, которые используются в команде, должен находиться в регистре. Регистр задается в поле Reg/OPcode байта ModR/M. В таблице 2.9 приведены значения байта ModR/M для 32-х битного режима. В таблице 2.10 приведены значения байта ModR/M для 16-и битного режима. Если второй операнд тоже содержится в регистре, этот регистр задается в поле R/M того же байта. Если же второй операнд находиться за пределами регистра, он может быть непосредственно задан в команде, такой вид адресации называется непосредственным, или же храниться в памяти. В таблице 2.7 показано, как задается второй операнд для 32-х разрядного режима. Такие типы адресации, как косвенная регистровая и регистровая определяются 2-х битовым полем ModR/M. В базовой индексной адресации применяется байт SIB. Коды коэффициентов масштабирования 1, 2, 4 и 8 соответствуют кодам 00, 01, 10, 11. В этом байте задаются базовый и индексный регистры. Аналогичное описание для 16-и битного режима приведено в таблице 2.8.

    Непосредственная  адресация (immediate). Операнд содержится прямо в команде. Это 8-разрядное, 16-разрядное или 32-разрядное число, длина которого определяется соответствующим битом в коде операции.

    Прямая  адресация (direct). Адрес операнда в памяти определяется заданным в команде смещением.

    Регистровая адресация (register). Операнд содержится в одном из восьми регистров общего назначения, заданном в команде.

    Косвенная регистровая адресация (register indirect). Адрес операнда в памяти содержится в одном из восьми регистров общего назначения, заданном в команде.

    Базовая индексная (base with index). В команде задаются два из восьми регистров общего назначения и коэффициент масштабирования – 1,2,4 или 8. Регистры используются как базовый и индексный, а исполнительный адрес вычисляется следующим образом: содержимое индексного регистра умножается на коэффициент масштабирования, а к результату прибавляется содержимое базового регистра.

    Таблица 2.5 – Режимы адресации, выбираемые байтами ModR/M SIB(32)

    

    Таблица 2.6 – Режимы адресации, выбираемые байтами ModR/M SIB(16)

 
 

    3 Структурная организация процессора

    3.1 Общая структура  процессора

    Структурная схема процессора представлена на Рис.3.1. В состав процессора входят: блок микропрограммного управления (БМУ), арифметико-логическое устройство(АЛУ), которое может разделяться на операционный блок с фиксированной точкой и операционный блок с плавающей точкой. Обмен между блоками и также связь между процессором и ОП осуществляется через блок интерфейса (БИНТ). Управляющие сигналы передаются из БМУ в АЛУ (БФТ и/или БПТ) и ОП по шине управления (ШУ). Осведомительные сигналы (ОС) из БФТ, БПТ и ОП поступают в БМУ по шине ШОС.

    

    Рис.3.1.Структурная схема процессора

    3.2 Выбор и обоснование  элементной базы

    Для проектирования МП на архитектуре IA-32 был выбран микропроцессорный комплект серии 1804.  Сильными сторонами этого комплекта являются микропрограммируемость и возможность разрядного расширения . Высокая производительность реализуется за счёт применения ТТЛШ-технологии. Разнообразие схем, ориентированных на применение в различных устройствах, обеспечивает большую архитектурную гибкость при разработке вычислительной аппаратуры.

    Блоки обработки данных построены на схемах К1804ВС2, дополнены схемами ускоренного  переноса К1804ВР1.

    БМУ построен на схеме К1804ВУ4 . Регистровая память организована на 4х разрядных схемах К1804ИР1 и на 8 разрядных схемах К1804ИР2.

    3.3 Блоки обработки данных

    3.3.1 Блок с фиксированной точки

    БФТ построен на 8 микропроцессорных секциях К1804ВС2, так как их разрядность 4 бита. Они дополнены 3 схемами ускоренного переноса К1804ВР1., которые уменьшают время вычислений при переносе разряда из одной МПС в другую.

    В данной МПС находится РЗУ, содержащее 16 четырёх разрядных регистра. 8 из них будут использоваться как РОНы.

    МПС содержит доступные снаружи буферы DY и DB. Корпус имеет 48 выводов. АЛУ выполняет 16 простых операций (7 арифметических, 7 логических, константа 0 и константа 1), а также 9 специальных функций, среди которых есть и многотактные операции (умножение, деление).

    Источники операндов задаются сочетанием сигналов на управляющих входах , и I0. Это могут быть РА, РВ, DA, DB, PQ в следующих сочетаниях: РА — РВ PA —DB, PA-PQ (EA = 0), DA — РВ, DA - DB, DA —PQ ( = 1). В случаях РА — PQ и DA — PQ возможны варианты обмена по шине DB, работающей на выдачу ( = 0) либо выключенной ( = 1). БФТ связан с ОП, БМУ через шины данных DA, DB, DY, шину МК. На выходе МПс вырабатываются флаги результата: перенос С, переполнение V, знак N, признак нуля Z.